为什么cpu制程工艺非要追求7nm、5nm甚至2nm，为什么要追求这么小？

芯片制程中所说的多少nm，指的是源极到漏极之间的距离，也就是图中p正对上那块空白的地方。（红色箭头所指的紫色是栅极，紫色下面的绿色是隔电涂层）。

为什么芯片程中，源极到漏极的距离越小越好？

提高芯片运行速度方面

一、

这个地方越小，可以为芯片节约更多的空间，让芯片里可以制造出更多的晶体管。

芯片里的晶体管越多，一条指令获得的运算晶体管就越多，如此一来指令就会被快速执行，这样可以让芯片获得短时间内处理大量指令的能力，提升手机的运行速度快。

二、

这个地方越小，那么电子从源极到漏极之间的距离就越短，如此电子从源极到漏极所需要的时间就越少。

因为源极与漏极之间通电在计算机系统里表示1，不通电表示0，电子通过时是1，电子通过完成是0，通过的时间越短，那么计算逻辑就可以更快速的从1变成0，以此获得更运行速度。

三、

因为p所在的区域都是半导体，半导体在没有外电场干涉的情况下是不导电的，只有在外电场干涉的情况下，半导体里的载流子才会受电场的影响，排列在一起，形成可让电子通过的通道。

所以当栅极有电压的时候，p区域里的载流子就是从各个地方被吸引到绿色隔电涂层下方，形成上电子通过的通道。

由此，源极到漏极之间的距离越小，那么组成通电通道需要的载流子就越少，如此一来源极到漏极之间形成的通道的时间越少，同样当外界电场撤掉时，通道断开需要的时间也越小，

由此这个地方越短，那么通道形成与断开的所需要的时间越短，如此晶体管完成1和0之间切换所需要的时间就越少，从而提升计算运行速度。

图片：（紫色是栅极，绿色是隔电涂层）栅极加电压，下面就形成电子通道

减少耗电方面

源极到漏极之间的距离越短，那么电子通过的距离越短，如此一来芯片耗电就越低，从增加手机电池的续航能力。

主要是电子是有体积的，如果源极与漏极之间的距离刚好只有一个电子体积那么大，如此源极轻轻的一推，电子马上就通过通道到达漏极，完成1和0之间的切换。

假如源极与漏极之间的距离有十几个电子体积那么宽，那么源极需要推十几个电子把能把一个电子推到漏极（电子运动是串联的，一个挨一个），如此一来源极就需要多做功，才能完成1和0之间的切换，电就是这样消耗的。

由于源极与漏极之间的距离越狭窄，芯片的耗能就越低，手机电池就用的越久。

图片：栅极加电压后，下方形成电子通道，电子就从源极流到漏极。（栅极不加压，下面的半导体是不通电的。只有栅极（紫色）加电压，半导体里的载流子聚集在一起形成电子通道）

那么愿极与漏极之间的距离是不是可以可以缩小？

这个当然不是的，有技术障碍。

源极与漏极之间的距离越小，两者之间的电子越容易穿破壁障相互流通，形成通电状态，这也就是所谓的漏电。

当源极与漏极之间的电子，在无指令下情况下相互对流，那么芯片的计算能力就会不准确，由此两者之间需要放一个栅极来镇压，不让源极与漏极的电子自由穿破避障形成电路。

可以说栅极既是源极与漏极电子之间的指令器，也是镇压器，栅极有电压的时候就下达形成电路的指令，而栅极去掉电压，电路就消失。

如果没有栅极镇压，源极与漏极之间由于自由自由活动形成电路，这种情况也叫漏电，这样一来手机就无时不刻的处于漏电状态，如此手机电池肯定不耐用。

因而，栅极对防止源极与漏极漏电具有不可代替的作用。

但是栅极对源极与漏极之间的镇压，取决于栅极在这个对这个通道的覆盖面积，覆盖面积越大镇压能力就越强，覆盖面积越小镇压能力就越小。

为此，栅极与通道的接触面已经由过去的单面，已经变成了三面接触，也就是把通道半包起来。

图片：左一属于栅极与通道单面接触（老工艺），左二属于栅极与通道三面接触，（现在流行工艺），左三属于目前的最新工艺（这个是英特尔工艺，三星也有类似供应，不过方形白色的根子变成片装。）

除了源极与漏极可能会漏电之外，栅极也有漏电的风险。

过去为了节约空间，很多工艺都是从减少栅极下面隔电涂层的厚度，导致涂层过去，让栅极漏洞，栅极一旦漏电，芯片在工作的时候就需要加大电流，从而导致手机电池发热，不耐用等情况。

总结

工艺制程越小，手机运算速度越快，耗能也越低，由此手机运行速度反应慢，手机发烫，电池不耐用，都是因为芯片不行。

（本文采用网络图片，如有侵权，请联系删除）

为什么cpu制程工艺非要追求7nm、5nm甚至2nm，为什么要追求这么小？

cpu制程工艺非要追求7nm、5nm甚至2nm，为什么要追求这么小？这就跟胖子、瘦子、小孩的饭量是一个道理。

• 体量越大所要占用的空间就越大、消耗就越大，吃的饭也就越多；

• 体量越小所要占用的空间就越小，消耗也越小，吃的饭也就越少；

如下图：胖子一顿要5碗米饭，瘦子一顿要2碗米饭，小孩一顿1碗米饭都会觉得多了。

1946年世界上第一台电脑ENIAC在美国宾夕法尼亚大学大学诞生，使用了18800个真空管，长50英尺，宽30英尺，占地1500平方英尺，重达30吨，大约是一间半的教室大，六只大象那么重。并且ENIAC只能用于科学计算不能用作其他用途。

现在，微软的Surface Pro X平板电脑，长287毫米，宽208毫米，厚7.3毫米，并且带了WiFi、蓝牙、摄像头、触摸屏、陀螺仪等设备。方寸大小的CPU内就集成了几百亿个晶体管，能够实现各种各样的人机交互操作。

第一台电脑ENIAC由18800个真空管、6万个电阻器，1万个电容器、1500多个继电器和6000个开关组成。ENIAC每小时耗电量超过150千瓦，相当于1500只100W灯泡同时点亮后的耗电总量，这个是相当惊人的耗电量，为此还专门配备了一台30吨重的冷却设备。

现在，手机只有巴掌大，却搭载了一颗强劲的CPU，配备了移动网络、陀螺仪、触摸屏、卫星定位、摄像头等设备。仅需要一块几千毫安的电池，就可以待机好几天。我们可以通过巴掌大的手机上网、 购物、看视频、玩游戏、移动支付等等。

第一台电脑ENIAC真空管的损耗率相当的高，几乎每15分钟就可能烧掉一只真空管，操作员需要花15分钟以上的时间才能找出坏掉的管子。

一块手机的SOC（手机的CPU）仅有一块硬币大小，却集成了数百亿的晶体管，这样晶体管因为是在较低的电压和电流下工作，基本上手机用到不想用了，SOC也不会坏。

与电子管相比，晶体管具有更多的优越性：

1、晶体管构件没有消耗；

电子管会因为阴极原子的变化和惰性气体慢性漏气而逐渐劣质化；晶体管是不需要填充惰性气体，寿命一般比电子管长100到1000倍。

2、晶体管不需要预热，耗电能极少；

电子管需要加热灯丝产生自由电子才能工作，晶体管一开机就可以工作，所以晶体管耗电能是极少的。

举个例子：一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。

3、晶体管结实可靠；

普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动。

• 节能：晶体管大了，连接晶体管间的导线就要越粗越多，耗能就越大；晶体管做的越小，连接晶体管间的导线就要越小越少，电流可以走捷径，电阻力小，自然就节能。

• 性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。

• 减少成本和占用空间：芯片小了，一个硅片能做成更多的成品芯片，很大程度的降低了成本。我们的电脑、手机才可能做得更小、更薄。

终上所述，芯片的工艺制程越做越小是科学技术发展的必然产物，但以目前的工艺制程是不可能无限的做小。当工艺制程无限接近原子的大小时就会触碰到极限，到时候可能就会有新的技术取代现有的芯片工艺制程。

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为什么cpu制程工艺非要追求7nm、5nm甚至2nm，为什么要追求这么小？

在智能机性能越来越强悍的今天，最核心的处理器就变得尤为重要。其实从上世纪70年代起，处理器发展的速度就没有停下来过，从最初的180nm工艺到现在的14nm、7nm工艺，可以说制作工艺的进步带给了CPU更多进化的可能。

然而到了7nm以后，很多在 1Xnm大放异彩的半导体公司都在7nm制程处遭遇到了苦头，AMD御用代工厂商GF宣布无限期延期7nm制程工艺，英特尔的10nm制程更是跳票到2019年。目前仅剩下的7nm工艺也只有台积电能够在现阶段实现量产。今天与非网小编就来与大家探讨一些关于7nm工艺制程的问题。

也许有的看官还云里雾里，等会儿，先告诉我这个XX nm到底是啥意思？别急，下面就来说了。

XX nm制造工艺是什么概念？芯片的制造工艺常常用90nm、65nm、40nm、28nm、22nm、14nm来表示。现在的CPU内集成了以亿为单位的晶体管，这种晶体管由源极、漏极和位于他们之间的栅极所组成，电流从源极流入漏极，栅极则起到控制电流通断的作用。

所谓的XX nm其实指的是，CPU上形成的互补氧化物金属半导体场效应晶体管栅极的宽度，也被称为栅长。

栅长越短，则可以在相同尺寸的硅片上集成更多的晶体管——Intel曾经宣称将栅长从130nm减小到90nm时，晶体管所占面积将减小一半；在芯片晶体管集成度相当的情况下，使用更先进的制造工艺，芯片的面积和功耗就越小，成本也越低。

栅长可以分为光刻栅长和实际栅长，其中光刻栅长是由光刻技术所决定的。

由于在光刻中光存在衍射现象以及芯片制造中还要经历离子注入、蚀刻、等离子冲洗、热处理等步骤，因此会导致光刻栅长和实际栅长不一致的情况。

另外，同样的制程工艺下，实际栅长也会不一样，比如虽然三星也推出了14nm制程工艺的芯片，但其芯片的实际栅长和Intel的14nm制程芯片的实际栅长依然有一定差距。

实现7nm制程工艺为什么这么困难？在讨论7nm制程难度的时候，我们需要普及一个量子力学上的概念，这样子可以有助于我们理解为什么低制程的成本急剧提升，那就是量子隧穿效应。

在量子力学里，量子隧穿效应指的是，像电子等微观粒子能够穿入或穿越位势垒的量子行为，尽管位势垒的高度大于粒子的总能量。在经典力学里，这是不可能发生的，但使用量子力学理论却可以给出合理解释。

如果通俗点来讲，就是说制程工艺到一定程度下，电路与电路之间的距离降低到一定程度就会出现量子隧穿效应，这些电子呈现的是一种我们所不知道的规律进行运动，于是这些不可控制的电子造成了半导体的漏电率急剧上升，有太多的能源被浪费在控制电子运动上，自然不能发挥晶体管应该有的性能，宏观上表现为处理器的发热量增加，但是性能没有太大的变化。

然后我们再来讨论一下现阶段有哪些存在的问题：

首先从本质上来说，7nm已经是物理极限。缩短晶体管栅极的长度可以使CPU集成更多的晶体管或者有效减少晶体管的面积和功耗，并削减CPU的硅片成本。

正是因此，CPU生产厂商不遗余力地减小晶体管栅极宽度，以提高在单位面积上所集成的晶体管数量。

不过这种做法也会使电子移动的距离缩短，容易导致晶体管内部电子自发通过晶体管通道的硅底板进行的从负极流向正极的运动，也就是漏电。而且随着芯片中晶体管数量增加，原本仅数个原子层厚的二氧化硅绝缘层会变得更薄进而导致泄漏更多电子，随后泄漏的电流又增加了芯片额外的功耗。

其次，工艺的精度已经趋近于传统光刻机的极限，极紫外光刻机还无法用于大规模量产。传统光刻机的波长为193nm，通过浸液的方式可以使波长进一步缩短，再加上多次曝光的辅助，已经走到了14nm。可是到了7nm，这种方法光刻出来的线条误差越来越大，越来越难以控制。我们可以通过下图对比传统光刻机和极紫外光刻机的实际效果图，可以看出，传统光刻的方法误差确实很大。这种情况下，想要良率满足要求是极为困难的。

线宽逼近极限带来的电阻电容增大变得不可忽视，我们知道同样材质的前提下，越细的导线电阻越大。因此当工艺进入7nm，线上电阻已经变得非常大，Intel不得已采用贵技术钌来解决这个问题。除此之外，由于FinFET的Fin越来越小，控制其流过的电流也越来越困难。因此，不得已采用了增加Fin的高度来增强控制，可是这样又带来晶体管的电容更大从而速度变慢。下图展示了不同工艺的晶体管的各种参数，可以看出随这工艺升级，Fin的宽高比越来越大。

EDA工具支持的支持尚不完善，虽然每代工艺都会遇到此类问题，但是14nm/7nm工艺恰逢EDA工具尤其是后端设计工具更新换代，两个主流软件厂商均发布了所谓的次世代EDA工具。各种引擎的升级导致工具的bug数直线上升，而工艺带来的的挑战需要工具不断升级并增加性的功能，助长了工具开发和使用方面的挑战。

设计上的难度大幅增加，各个芯片设计公司希望通过工艺升级获得更高的性能，更低的功耗和更小的芯片面积。可是7nm在设计方面提出了更高的挑战。为了满足工艺厂商的生产规则，在设计阶段增加了大量的硬性规则，给芯片设计尤其是后端设计增加的很大难度。比如使用金属层上，对于底层金属，几乎是只能按照特定的pattern和方向使用，变通性大大降低。

7nm擂台，参与者仅剩三家

目前还在追求7nm制程工艺的厂商仅剩台积电，英特尔以及三星三家厂商。芯片代工讲究的是规模效应，前期投入的资金需要通过大量的芯片来平摊巨额的研发成本，同时芯片代工行业也是一个商业行为，企业追求是利润，如果没有利润，赔本的买卖相信大家都不愿意长期干下去。

在这个赢者通吃的行业中，像台积电凭借着率先实现的7nm工艺获得了大量的订单，而AMD也已经宣布未来的Zen 2和Navi显卡将会让台积电进行代工，海量的订单满足了台积电的7nm胃口，自然可以分摊巨额研发费用，同时还能赚取大量的利润进行更进一步的制程工艺中来，这种良性循环也让台积电的财报节节攀升。

作为拥有完整IC设计的三星和英特尔自然拥有大量的芯片需求来满足自己的芯片代工行业。即使没有代工，他们同样可以自主满足7nm工艺制程的产能。

而其他的芯片代工企业恐怕就过得不那么舒服了，例如格罗方德先进制程制造公司，没有了AMD最新的Zen 2以及Navi显卡的订单，自然推广7nm制程的动力就小了很多。没有订单也没有利润，导致没有足够的研发资金投入到先进制程工艺的研发中去。这样周而复始，自然也就退出了芯片行业的竞争中来。而整个芯片行业也伴随着门槛的提升处于寡头化的情形，除非有黑科技大幅降低先进制程的制造成本，玩得转现在和未来芯片代工的最终还是那几个科技巨头。

三大巨头的7nm制程现状

据悉，台积电预计将在2019年3月底开始量产7nm EUV工艺，EUV全称Extreme Ultraviolet Lithography，也就是极紫外光刻。此举将推动台积电的7nm芯片总销量占比提升至25%。同时消息人士指出，台积电有望在2019年第二季度开始5nm风险试产，值得一提的是，5nm的整个代际都将基于EUV工艺部署。台积电首席执行官CC Wei此前也透露，预计将在2019年上半年流片5nm，并在2020年上半年量产。

为与台积电一较高下，三星 7nm 不走寻常套路，也就是像台积电所选择的作法，使用 DUV机台，但通过多重曝光的方式搞定，后期再导入 EUV 机台来降低成本并提高性能。三星一开始就会导入 EUV ，目标是把 7nm　工艺的成本控制一步到位，创造更好的市场诱因。

然而 EUV 机台的调整难度极高，三星虽然前些时候宣布有所突破，但2018年主要还是试产，自家 7nm Exynos 方案虽有机会在 2018 年底提早量产，但因为预期良率低，肯定还是满足不了自家手机的需求，因此还是有一大部分的芯片必须求助高通，而高通此时与苹果几乎同时抢进台积电的产能，相较于三星的窘迫，凭借台积电的优秀良率与产能布局，对三星和其他客户的需求也就更能从容应付。

根据三星高管所说，他们在2019年下半年会量产7nm EUV工艺，2021年则会量产更先进的3nm GAA工艺。

而牙膏厂英特尔，目前10nm工艺还没量产，要到今年底才能首先出货移动版10nm冰湖处理器，2020年才有可能大规模量产桌面版、服务器版，但是下下代7nm EUV工艺会吸取10nm工艺上的教训，不会盲目追求高指标，量产进度会比10nm更顺利（希望如此），而工厂建设、设备安装调试需要两三年的时间，英特尔的7nm EUV工艺量产要到2021-2022年才有可能了。

目前在制造工艺上，中国与世界先进工艺节点依然存在较大差距。对于现在的中国半导体产业而言，是花费巨大人力物力财力去探索突破7nm物理极限，还是将现有工艺实现量产是值得郑重考虑的问题。在与非网小编看来，相对于耗费大量资源去研发新材料突破7nm物理极限，还不如脚踏实地地解决现实问题。

为什么cpu制程工艺非要追求7nm、5nm甚至2nm，为什么要追求这么小？

为什么CPU（特别是智能手机的SoC）制程工艺非要不断追求7nm、5nm、2nm，甚至还要更小呢？那还不是因为你！

我们每个人对于手机的要求都在不断的提高：更高的性能、更长的待机时间、更轻的重量、更薄的体积、更多的功能、更大的存储容量、更强悍的拍照性能。你是否也是这样？那么既然你有这么多的要求，手机厂商当然就要更加努力的去满足你。

要达到这些要求最关键的一个核心部件，那就是CPU。在手机上更是因为要求苛刻，而以集成更多模组于一个SoC芯片上优佳。对这个CPU（SoC）本身的要求，那就是性能更强、功能更多、耗电还要更低、芯片体积也要更小，这就是要不断追求更小的制程工艺的根本原因。因为制程工艺越小，意味着同样的体积下，芯片可以容纳更多的晶体管、内部的连接距离也更短、耗电量相比也可以更小。

所以，只要我们还在追求更好的手机，就意味着CPU（SoC）要继续追求更低的7nm、5nm甚至2nm的制程工艺。本文附图是华为今年横扫智能手机市场的麒麟SoC三件套：麒麟990、麒麟985、麒麟820，连移动芯片大佬高通都不得不叹服华为这强大的芯片梯队，可见更先进的制程工艺和更高的集成度，确实重要。

为什么cpu制程工艺非要追求7nm、5nm甚至2nm，为什么要追求这么小？

这个道理很简单，单位面积内，制程工艺越小，能放的东西就越多。从CPU的角度来看，就是制程工艺越小，单位面积内可以放入的晶体管数量就越多。

现代的CPU，都是朝着速度快，体积小的方向去发展的。为什么呢，因为现在的移动设备已经成为市场的主体，而这些移动设备是不可能给你太大的空间去放CPU。还有个人电脑，在追求速度的前提下，也是希望能够在CPU上尽可能多的放入晶体管，以此来提高其运算速度。特别是现在的一体机，笔记本电脑，平板电脑的流行，更加剧了这种趋势。

不要忘了IT领域著名的摩尔定律，就是根据英特尔创始人摩尔的经验来看，集成电路内，可以容纳的晶体管数量，在大约每经过24个月，就会增加一倍。简单来说，就是处理器的性能每隔两年就会翻一倍。既然摩尔定律指出了晶体管数量的增加速度，那么在面积不变的情况下，只能是让晶体管的制程工艺尽量缩小了，这也是制造CPU公司的科技实力的体现。

所以，理论和现实都向我们表明，制造CPU的公司，设计和生产CPU的时候，在其竞争压力的驱使下，只能不断加大芯片研发的投入，以此来缩小CPU的制程工艺。只有不断的缩小CPU的制程工艺，生产CPU的企业才能符合市场的需求，才能符合消费者的需求，让自身在激烈的芯片市场竞争中，立于不败之地。

为什么cpu制程工艺非要追求7nm、5nm甚至2nm，为什么要追求这么小？

台积电的总经理今年8月在2020年世界半导体大会上表示，继7nm芯片在2018年4月正式量产，5nm已进入批量生产阶段，3nm将在明年面世、后年大批量生产。期间，并没有提到2nm，倒是认为从3nm到1nm，摩尔定律往下走没问题。

“为什么非要追求”这么小？一定是因为cpu设计商非要不可，设计商非要不可的决定性因素则是已经提前或者即将提前设计出这么小的，台积电肯定已经看到或者非常清楚这一点，所以连5nm也已批量生产了，还将再面世3nm。几乎可以肯定，台积电以后会接着往下走，那么，台积电以后追求更小，是不是在“倒逼”cpu设计商非要追求更小不可？如高通、华为、苹果、AMD，以及三星，再以及联发科，是不是在“倒逼”光刻机制造商非要追求更小？目前，唯独逼着荷兰的ASML这1家，全世界再无第二家有资格被逼着制造这么小制程光刻机，也唯有台积电1家能倒逼ASML。

制造商一定是随着或者叫顺从设计商。其原因很确切又很直接，是设计商非要越来越小的cpu不可，后来连7nm都“不想要”了，直指5nm，一步步紧逼制造商去追求越来越小的制程工艺；逼迫的力度很大，因为设计商不仅非要追求不可，而且真的就追求到了，即设计出来了，只不过非要不可的设计商仅限于已经设计出来这么小cpu的那些家。关键在于，可以说只要有1家设计出来了那么小的，就会有制造厂非要追求这么小的，必然！又必然在设计商之后，并不同步，设计也本来就是龙头。是设计追求驱动出了制造追求，当然又是科技驱动了科技、科技追求引发了科技追求；设计水平的高催生了制造水平的高，成就了制程工艺的小，最终铸就的是产品，比如手机、电脑，产品完成了内里由低到高、由慢到快、由繁到简和外在由“大”到小、由重到轻、由厚到薄等等的历史性以至颠覆性转变。

值得强调产品转变是个由里到外的整体性转变。也就是说，设计商非要追求cpu这么小不可是起于、基于对产品的整体设计需要，刻意的安排！cpu不过是个局部而已，虽然又是个核心，非要cpu这个核心这么小不可是为了让其服从于、有利于产品整体的优化直至全新改变，包括了但又远不止为了让产品整体“这么小”，更是为了让功能“这么多”、性能“这么强”。

设计商何以非要追求产品在整体上功能这么多和性能这么强不可？是建立在超前洞察了产品用户需求的基础上、前提下，用户需求正是主要针对产品整体而非cpu等等个体。最先非要追求这么小cpu不可的设计商一定是对用户的潜在需求进行了预测性研究，进而发现了潜在的巨大市场，一定都是潜在的！用户或者叫消费者不可能多么的前瞻，普遍顶多是随着或者叫顺势地提出小改小革的意见和建议，却又缺乏可行性论证、提不出可操作性方案；对于科技产品特别是高科技产品而言，设计商的设计水平上升得越高，用户的需求就越是集中在微小之处！设计商追求到了当然是能力到了的结果，而能力到了则是技术研发的结果，越研发则能力越强，能力越强便更能超前挖掘到用户潜在却又深层且长远的需求，对用户需求实现不断的催生和持续的引领。设计商的追求催生并满足用户的需求或者追求，只不过是借助于制造商，制造商只是满足了设计商的需求、追求、要求，包括这么小的cpu。

台积电将来追求更小cpu是单单决定于自己主观上非要不可吗？像是，甚至会带有一点点主观色彩，但实际上、实质上不是，真不是！一定是由于知道设计商完全能够设计出来，在整体设计中能够从技术上实现，并且接收到了这样的信息——设计商告诉了，很具体、很确切，台积电所以才有了追求更小的动力，而届时，比如3纳米，台积电在2022年大批量生产了，一定是由于之前拿到了设计商的订单，台积电无论如何都不会干赔钱的买卖！光刻机制造商非要追求更小的制程，看上去是被cpu制造商直接驱动，实际上也是被设计商驱动，设计商的驱动虽间接却根本，是源头性的。